 一.刻蚀技术（Etch, dry etch & wet etch)CMOS集成电路制造工艺主要有以下几步: 1.图形转换：将设计在掩膜版(类似于照相底片)上的图形转移到半导体单晶片上 2.掺杂：根据设计的需要，将各种杂质掺杂在需要的位置上，形成晶体管、接触等 3.制膜：制作各种材料的薄膜. 图形转化的第二个关键步骤：刻蚀技术（Etch, dry etch & wet etch)  湿法刻蚀：利用液态化学试剂或溶液通过化学反应进行刻蚀的方法 湿法化学刻蚀在半导体工艺中有着广泛应用：磨片、抛光、清洗、腐蚀 优点是选择性好、重复性好、生产效率高、设备简单、成本低，高吞吐量；可靠性；绝佳的选择比 缺点是钻蚀严重、对图形的控制性较差，各向同性蚀刻导致难以控制关键特征尺寸；随着试剂溶液的消耗，蚀刻速率降低（解决方法是批量->单片工艺）；危险且难以处理 在湿法刻蚀中刻蚀物质是化学溶剂，属于各向同性的刻蚀，也就是垂直刻蚀速率与水平刻蚀速率相等，依靠的是纯化学反应，具有高的选择比，以及存在关键尺寸的变化。 2. 干法刻蚀：主要指利用低压放电产生的等离子体中的离子或游离基(处于激发态的分子、原子及各种原子基团等)与材料发生化学反应或通过轰击等物理作用而达到刻蚀的目的 · 溅射与离子束铣蚀：通过高能惰性气体离子的物理轰击作用刻蚀，各向异性性好，但选择性较差 · 等离子刻蚀(Plasma Etching)：利用放电产生的游离基与材料发生化学反应，形成挥发物，实现刻蚀。选择性好、对衬底损伤较小，但各向异性较差 · 反应离子刻蚀(Reactive Ion Etching，简称为RIE)：通过活性离子对衬底的物理轰击和化学反应双重作用刻蚀。具有溅射刻蚀和等离子刻蚀两者的优点，同时兼有各向异性和选择性好的优点。目前，RIE已成为VLSI工艺中应用最广泛的主流刻蚀技术 干法刻蚀的刻蚀物质为等离子体，属于各向异性的刻蚀，也就是垂直刻蚀速率远大于水平刻蚀速率；这就形成了垂直的刻蚀结构，依靠离子辅助，选择比相对较低。 1948年发明了世界上第一个晶体管，1967年，Irving在Signetics公司通过氧等离子体的灰化工艺去除PR胶首次证明了等离子体的工艺能力，并于1971年公开了关于CF4等离子体刻蚀硅的实验数据。而早在1970年代初期，5um节点的16K DRAM（动态随机存储存取器）的制造中就成功使用了O2等离子灰化技术和等离子各向同性蚀刻技术。 应用CF4/CF4+O2气体去除Si上的SIN膜，形成LOCOS（local oxidation of silicon）隔离结构，是各向同性蚀刻的首次工业应用。 而随着芯片制程尺寸的逐渐缩小，湿法刻蚀的这些缺点是致命的。这就引出了等离子体刻蚀。 二.杂质掺杂 芯片制造中最重要的一步就是杂质掺杂，一般的wafer为P型，通过掺杂需要电性的杂质到特定的半导体区域，以达到改变半导体电学性质，形成PN结，电阻，欧姆接触， 磷(P)、砷(As) —— N型硅 硼(B) —— P型硅 · 掺杂工艺：扩散、离子注入 1.扩散 替位式扩散：杂质离子占据硅原子的位， III、V族元素 一般要在很高的温度(950～1280)°C下进行 磷、硼、砷等在二氧化硅层中的扩散系数均远 小于在硅中的扩散系数，可以利用氧化层作为杂质扩散的掩蔽层 间隙式扩散：杂质离子位于晶格间隙： Na、K、Fe、Cu、Au等元素 扩散系数要比替位式扩散大6～7个数量级 2. 离子注入（IMP) 将具有很高能量的杂质离子射入半导体衬底中的掺杂技术，掺杂深度由注入杂质, 离子的能量和质量决定，掺杂浓度由注入杂质离子的数目(剂量)决定。 IMP 优点是掺杂的均匀性好；温度低：小于600°C；可以精确控制杂质分布；可以注入各种各样的元素；横向扩展比扩散要小得多；可以对化合物半导体进行掺杂 离子注入工艺一般根据不同的应用有分为阈值电压离子注入工艺（用于调整器件沟道的杂质浓度，来得到合适的阈值电压，通常提高沟道区域杂质浓度可以提高阈值电压，改善器件漏电流），轻掺杂漏（LDD)离子注入工艺（在栅极的边界下方与源漏之间形成低掺杂的扩展区，该扩展区在源漏与沟道之间形成杂质浓度梯度，从而减小漏极附近的峰值电场，达到改善HCI效应与提高器件可靠性目的），源漏离子注入工艺（形成器件的源漏有源区重掺杂工艺，降低器件有源区的串联电阻，提高器件速度，同时形成n,p接触的有源区，或形成电阻。 一般配合离子注入的有退火工艺（annel)，在氮气等不活泼气氛中进行的热处理过程，其作用有二：1.激活杂质：使不在晶格位置上的离子运动到晶格位置，以便具有电活性，产生自由载流子，起到杂质的作用，2.消除损伤。 |
