ATE--芯片CP测试详解：晶圆级的“质量守门员”_专业集成电路测试网-芯片测试技术-ic test

在半导体制造流程中，确保每一颗芯片在出厂前都具备良好的功能和性能，是保证产品质量和客户满意度的关键。为此，芯片测试被划分为多个阶段，其中CP测试（Circuit Probing Test，通常称为晶圆测试或Wafer Test）是整个测试流程中的一个重要环节。CP测试在芯片封装之前进行，通过探针卡（Probe Card）与晶圆上的焊盘（Pad）接触，对每一个尚未切割的芯片（Die）进行电性与功能测试。本文将系统介绍CP测试的定义、目的、流程、关键技术、挑战及其在芯片制造中的重要作用。

一、基本概念介绍

1、什么是CP测试

如下图所示，一颗芯片最终做到终端产品上，一般需要经过设计，晶圆制造，晶圆测试，封装，成品测试，板级封测等很多环节。

CP测试（Circuit Probing Test）是指在晶圆制造完成后、封装之前，使用自动测试设备（ATE, Automatic Test Equipment）和探针台（Prober）对晶圆上的每一个芯片进行的功能性、参数性和可靠性测试。由于测试是在晶圆级（Wafer Level）进行的，因此也被称为晶圆测试（Wafer Sort 或 Wafer Testing）。

CP测试在整个芯片制作流程中处于晶圆制造和封装之间。晶圆（Wafer）制作完成之后，成千上万的裸DIE（未封装的芯片）规则的分布满整个Wafer。由于尚未进行划片封装，芯片的管脚全部裸露在外，这些极微小的管脚需要通过更细的探针（Probe）来与测试机台（Tester）连接。

在未进行划片封装的整片Wafer上，通过探针将裸露的芯片与测试机连接，从而进行的芯片测试就是CP测试。

· 测试对象
：整片晶圆上的所有芯片（Die）

· 测试时机
：晶圆制造完成（Front-End）后，封装（Back-End）前

· 测试目标
：筛选出功能不良或参数超标的芯片，避免将坏芯片送入封装环节，从而节省封装成本并提高最终产品的良率。

图 1 CP Test在芯片产业价值链上的位置

图 2 Wafer上规则的排列着DIE

2、为什么要做CP测试

Wafer制作完成之后，由于工艺原因引入的各种制造缺陷，分布在Wafer上的裸DIE中会有一定量的残次品。CP测试的目的就是在封装前将这些残次品找出来（Wafer Sort），从而提高出厂的良品率，缩减后续封测的成本。

1. 良率监控与分析

· 通过测试结果统计每片晶圆的良率（Yield），帮助制造部门分析工艺缺陷来源。
· 识别晶圆上的“坏点”分布（如边缘失效、中心失效等），优化制造流程。

2. 成本控制

· 封装成本远高于晶圆制造成本。若将不良芯片封装，会造成巨大浪费。
· CP测试可提前剔除坏芯片，仅对好芯片（Known Good Die, KGD）进行封装，显著降低整体成本。

3. 功能验证

· 验证芯片基本功能是否正常，如数字逻辑、模拟性能、存储器读写、I/O接口等。
· 检测短路、开路、漏电等制造缺陷。

4. 参数测试（DC/AC Test）

· 供电电流（IDD/IDDQ）
· 输入漏电流（IIH/IIL）
· 输出驱动能力
· 时钟频率、建立/保持时间等时序参数
· 测量关键电气参数，如：
· 确保芯片工作在规格范围内。

5. 为后续测试提供数据支持

· CP测试结果可用于FT（Final Test）阶段的分级（Speed Binning）、修复（Repair）或调试。

而且通常在芯片封装时，有些管脚会被封装在内部，导致有些功能无法在封装后进行测试，只能在CP中测试。

另外，有些公司还会根据CP测试的结果，根据性能将芯片分为多个级别，将这些产品投放入不同的市场。

二、CP测试内容和测试方法

一）、CP测试的主要内容

CP测试内容根据芯片类型（数字、模拟、混合信号、存储器等）有所不同，但通常包括以下几大类：

1. DC参数测试（Direct Current Test）

DC测试用于测量芯片在静态条件下的电气特性，是CP测试的基础。

供电电流测试：

· IDD：工作电流
· IDDQ：静态电流（Quiescent Current），用于检测漏电或短路缺陷。
· IDD / IDDQ：芯片在不同工作模式下的电源电流。
· 异常高的IDDQ通常表明存在制造缺陷（如栅氧击穿、漏电通路）。

I/O引脚参数测试：

· 输入漏电流（IIH / IIL）：高电平/低电平输入时的漏电流。
· 输出驱动能力：测量输出高/低电平时的电压和电流。
· 输入阈值电压（VIL / VIH）：确定逻辑0/1的识别电压范围。

开路与短路测试（Continuity & Leakage Test）：

· 检测芯片I/O与地或电源之间是否存在短路。
· 验证焊盘连接是否正常，避免开路。

2. 功能测试（Functional Test）

功能测试验证芯片是否能正确执行其设计功能。

数字逻辑功能测试：

· 通过施加激励信号，验证组合逻辑和时序逻辑的行为是否符合预期。
· 使用测试向量（Test Vectors） 覆盖关键路径和状态机跳转。

存储器测试（Memory Test）：

· 对嵌入式SRAM、ROM、Flash等进行读写测试。
· 常用算法：March C、Checkerboard、Galloping Row等，检测固定故障、耦合故障等。

模拟功能测试：

· 对ADC、DAC、LDO、PLL等模拟模块进行功能验证。
· 测量输出电压、增益、带宽、信噪比等。

接口功能测试：

· 验证I2C、SPI、UART、USB、DDR等接口的通信功能。

3. AC参数测试（Alternating Current Test）

AC测试用于验证芯片在动态工作条件下的时序性能。

时钟频率测试：

· 测量芯片最高工作频率（fmax），判断是否满足规格。
· 通过逐步提高时钟频率，找到功能失效点。

建立时间（Setup Time）与保持时间（Hold Time）测试：

· 验证数据信号相对于时钟边沿的稳定性窗口。

传播延迟（Propagation Delay）测试：

· 测量信号从输入到输出的延迟时间。

时序裕量测试：

· 在不同PVT（工艺、电压、温度）条件下测试时序是否满足要求。

4. 可靠性与环境测试（部分在CP阶段进行）

虽然大部分可靠性测试在FT（Final Test）阶段进行，但部分CP测试也会包含：

温控测试（Temperature Test）：

· 在高温（如125°C）或低温（如-40°C）下进行功能与参数测试，验证芯片工作温度范围。

电压扫描测试：

· 改变供电电压，测试芯片在不同Vdd下的稳定性。

二）CP测试的常用方法

为了高效、准确地完成上述测试内容，CP测试采用多种技术与方法，结合自动测试设备（ATE）和探针台（Prober）实现。

1. 扫描测试（Scan Test）

· 原理：将芯片中的触发器（Flip-Flop）连接成一条或多条扫描链（Scan Chain），在测试模式下，可通过串行方式加载测试向量并捕获输出。
· 优点：
· 大幅提高测试覆盖率（可达95%以上）。
· 适用于复杂数字逻辑的故障检测。
· 工具支持：Synopsys DFT Compiler、SIMENS Tessent 等。

2. 内建自测试（BIST, Built-In Self-Test）

· 原理：在芯片内部集成测试逻辑，测试时由芯片自行生成激励并分析响应。
· MBIST（Memory BIST）：用于测试嵌入式存储器。
· LBIST（Logic BIST）：用于测试组合逻辑。
· 优点：
· 减少外部ATE的负担，降低测试向量存储需求。
· 适合高密度、高速芯片。
· 应用：广泛用于CPU、SoC、FPGA等复杂芯片。

3. 边界扫描测试（Boundary Scan / JTAG）

· 标准：IEEE 1149.1
· 原理：在芯片I/O引脚周围集成边界扫描单元，形成扫描链，用于测试芯片间互连或I/O功能。
· 在CP中的应用：
· 验证I/O pad的驱动与接收功能。
· 检测焊盘开路或短路。
· 用于调试和编程。

4. 参数测试方法

· Force-Current, Measure-Voltage（FIMV）：
· 施加电流，测量电压（如测量二极管压降）。
· Force-Voltage, Measure-Current（FIMC）：
· 施加电压，测量电流（如测量IDDQ）。
· 精密测量单元（PMU, Precision Measurement Unit）：
· ATE中的专用模块，用于高精度DC参数测量。

5. 多站点测试（Multi-Site Testing）

· 原理：ATE同时测试多个芯片（如2-site、4-site、8-site），提高测试效率。
· 挑战：
· 需确保各站点信号同步。
· 避免电源噪声相互干扰。
· 优化：动态调整测试向量顺序，平衡负载。

6. 探针卡技术与接触方法

· 悬臂探针（Cantilever Probe）：
· 成本低，适用于大间距焊盘。
· 垂直探针（Vertical Probe / MEMS Probe）：
· 精度高，接触力小，适用于细间距、低损伤测试。
· 环氧树脂环探针（Epoxy Ring）：
· 用于大电流测试，如功率芯片。

三、CP测试流程

CP测试是一个高度自动化的过程，主要由以下几个步骤组成：

1、测试程序开发与可测试性设计

· 基于芯片设计规格，使用测试语言（如ATPG、MBIST、Scan Test）生成测试向量。
· 开发ATE测试程序（Test Program），包括DC测试、功能测试、AC时序测试等。
· 在工程样品上进行调试和验证。

DFT(Design For Test)，可测试性设计。如第二节CP测试内容和测试方法所述，芯片测试中用到的很多逻辑功能都需要在前期设计时就准备好，这一部分硬件逻辑就是DFT。

DFT逻辑通常包含SCAN、Boundary SCAN、各类BIST、各类Function Test Mode以及一些Debug Mode。

测试人员需要在芯片设计之初就准备好TestPlan，根据各自芯片的规格参数规划好测试内容和测试方法。

· 芯片通常会准备若干种TestMode功能，通过配置管脚使芯片进入指定的测试状态，从而完成各个类型的测试。

· 对于SCAN和Boundary SCAN，需要插入ScanChain，根据芯片规模、Timing、SCAN覆盖率等参数，DFT工程师需要决定插入ScanChain的长短和数目。然后使用ATPG

自动生成SCAN测试向量，覆盖率决定了测试向量的长短。为了节约成本还要对ScanChain进行压缩。然后再进行功能仿真和SDF仿真，保证功能和Timing满足要求。

ATPG可输出WGL或STIL格式文件供Tester使用。细节还有很多，这里不再展开叙述了。

· BIST（Built-In SelfTest）逻辑。这些自测逻辑完成对ROM/RAM/Flash等功能的测试。

· Function Test Mode。一些专门的功能测试需要增加硬件逻辑，例如ADC/DAC/时钟等

2、选测试厂，测试机

测试厂和测试机的选择要考虑芯片类型、测试内容、测试规格和成本等因素。

一套芯片测试设备称为ATE（Automatic Test Equipment），由机台（Tester）、Loadboard、Probe Card、Handler和测试软件等部分组成。CP测试ATE不需要Loadboard和Handler。

图5，ATE机器

按照侧重的芯片类型和测试内容分，测试机台有很多品牌和产品系列：

例如存储器芯片Advantest T55xx 系列等、数字混合信号或SoC芯片Teradyne J750 系列等，RF射频芯片Credence ASL-3000 系列等。

3、制作ProbeCard以及Test Program

选择好测试机后，硬件方面需要制作ProbeCard，软件方面需要制作Test Program。

探针卡是连接ATE与晶圆焊盘的“桥梁”，其上布有微小探针（Probe Needle），可精确接触芯片的I/O焊盘。

· 探针卡需根据芯片引脚布局定制，常见类型有：

· 悬臂式探针卡（Cantilever）：成本低，适用于低引脚数、大间距芯片。

· 垂直探针卡（Vertical Probe / MEMS Probe）：精度高，适用于BGA、CSP等高密度封装前的测试。

· 环氧树脂环探针卡（Epoxy Ring）：用于大电流测试。

ProbeCard包括探针和芯片外围电路。裸DIE规则的布满整个Wafer，无论哪片Wafer，每颗DIE都有固定的位置，芯片管脚的位置也就固定。这些位置坐标和间距都信息在芯片投产前已经确定，制作针卡需要这些参数。探针有钨铜、铍铜或钯等材料，这些探针在强度、导电性、寿命、成本等方面各有特点。

针卡还需要确定同测数（Site）。增加同测数可以节约测试机时成本，但是受限于测试机台资源，同测数有上限，例如32/16/8/4。

图

6，ProbeCard照片

· Test Program是测试程序。

测试程序控制整个机台的测试过程。不同的测试机有不同的测试软件系统，对应的测试程序也有不同的格式。通常工程师提供WGL/STIL/VCD等格式的文件，再转换成测试机需要的文件格式，并增加其他测试程序。

探针台与ATE协同工作

· 探针台（Prober）：负责搬运晶圆、对准芯片位置、控制探针接触压力。

· 自动测试设备（ATE）：如Teradyne、Advantest等，负责施加激励信号、采集响应数据。

· 工作流程：

1. 晶圆放入探针台，通过视觉系统对准（Alignment）。

2. 探针台移动晶圆，使探针精确接触第一颗芯片的焊盘。

3. ATE运行测试程序，记录测试结果（Pass/Fail）。

4. 探针台移动到下一颗芯片，重复测试。

5. 全部芯片测试完成后，生成晶圆图（Wafer Map），标记好/坏芯片。

4、调试以及结果分析

Wafer由Foundry出厂转运至测试厂，ATE软硬件就绪后就可以开始进行调试了。

根据TestPlan，Pattern（测试向量）被分作不同的BIN，从而定位测试错误的位置。调试时还可以在系统上直接看到一个Pattern中错误的Cycle位置，工程师根据这些错误信息进行debug，修改Pattern和测试程序，逐个清理，直到所有BIN都PASS。

同测的多Site全部PASS，Loop多轮后，便可以在整片Wafer上Try Run。此时工程师还要调试探针力度、清理探针周期等参数，确保整片Wafer上每一次Touchdown都可以测试稳定。

整片Wafer的测试结果通常生成一个WaferMap文件，数据生成一个datalog，例如STD文件。WaferMap主要包含良率、测试时间、各BIN的错误数和DIE位置，datalog则是具体的测试结果。工程师通过分析这些数据，决定是否进入量产。

图7，WaferMap截图

5、量产

进入量产阶段后，根据大量测试的统计数据，可以进行一些调整以进一步优化测试流程。

· 根据结果将错误率较高的BIN尽量排在靠前的位置，测试进行到第一个出错的BIN后就不在继续向下进行，以节省测试时间，并且防止已发现的错误导致后续测量损坏针卡。

· 将错误率较低的BIN排在靠后的位置，当错误率极低时，甚至删除该测试，以节省测试时间。

· 决定是否对出错的DIE进行复测。由于各种原因，对于出错的DIE，再重新测试一次可能会PASS。通常复测可以纠正一定比例的错误，但是要多用一部分测试时间，所以要综合考虑决定是否复测。

· 通常处于Wafer边缘位置的DIE出错的概率较高，综合考虑，有时可以直接将边缘DIE剔除，不进行测试就标为坏品，以节省测试时间。

· 还需要关注良率是否稳定，当连续出现良率较低的情况时，需要停止测试，进行数据分析，检查设备或与Foundry沟通。

量产CP测试的结果需要交给后续封装厂使用。通常是一个含有分BIN信息的Map文件，封装厂根据Map文件挑选好品封装，剔除坏品，还可以保留客户选择的特殊BIN别。

四、CP测试的关键技术

1. 测试覆盖（Test Coverage）

· 需确保测试向量能覆盖尽可能多的故障模型，如：
· 固定故障（Stuck-at Fault）
· 转换故障（Transition Fault）
· 路径延迟故障（Path Delay Fault）
· 耦合故障（Coupling Fault）
· 使用扫描链（Scan Chain）、BIST（Built-In Self-Test） 提高测试覆盖率。

2. 探针接触可靠性

· 探针与焊盘的接触质量直接影响测试结果。
· 需控制接触力、对准精度，避免划伤焊盘或接触不良。
· 探针需定期清洁与更换，防止氧化或磨损。

3. 温度控制

· 某些芯片需在高温或低温下测试（如-40°C ~ 125°C）。
· 探针台配备温控平台（Thermal Chuck），实现温控测试（Temperature Cycling Test）。

4. 高速信号测试

· 对于高速接口（如SerDes、DDR），需使用高性能探针卡和ATE，支持GHz级信号传输。
· 考虑信号完整性、阻抗匹配、串扰等问题。

5. 多站点测试（Multi-Site Testing）

· 为了提高测试效率，ATE可同时测试多个芯片（如4-site、8-site）。
· 需确保各站点信号同步，避免相互干扰。

五、成本控制

CP测试成本由前期一次性投入的固定成本和后期量产的可变成本组成。

1、固定成本

固定成本包含DFT开发以及面积和功耗、ProbeCard制作和养护，Test Program制作和调试。

· DFT开发以及面积和功耗
DFT有开发成本。并且DFT硬件逻辑将占用一部分芯片面积（虽然很小），DFT要提高效率，减小面积和功耗。

· ProbeCard制作
ProbeCard有公板和专板两种。顾名思义，公板是公用板，专板是专用板。公板是在已有的板子上通过飞线等方式组成芯片外围电路，制作成本低，制作周期短，适用于对测试规格要求不高的CP测试。专板是为自家芯片专门制作的板子，适用于对外围电路要求高，测试规格精密的芯片，设计和制作成本高，周期长。

ProbeCard上的探针材料和探针数也影响成本。各种材料的探针各有特点，价钱也不同，这里不再展开。减少探针数量也能降低成本。在资源允许的条件下要尽可能的增加同测数，多Site同测可以减少测试时间成本。

· Test Program制作和调试

Test Program有开发成本。调试时需要机台，有调试机时成本。还需要一片调试Wafer，调试过程中反复Touchdown会导致该片Wafer上的若干DIE无法再进行封装。

2、可变成本

可变成本主要就是量产测试时间。量产测试时间是整个CP测试成本中的最重要组成。而且测试前期投入固定成本后，今后量产的全部成本几乎都在测试时间成本上。直接影响测试时间的内容主要有：DFT效率、同侧数、Test Program效率和一些量产策略。

· DFT效率:

DFT测试执行的高效直接影响单个DIE的测试时间。因此在芯片设计之初，DFT就要考虑到测试效率。减少测试时间，提高覆盖率，这对节约成本至关重要。

提高测试时钟；Scan使用压缩模式；缩减TestMode上电时间；检查测试计划，缩减不必要的测试项；检查测试策略是否合理，优化测试方案等等。一切DFT设计以提高效率为根本原则，既要高覆盖率，又要缩减时间。有时这两者之间的矛盾则需要相互权衡。

在资源允许的条件下要尽可能的增加同测数，多Site同测可以减少测试时间成本。

· Test Program效率：

和DFT效率相比，测试程序效率影响有限，但是合理安排测试程序还是可以缩减测试时间。例如在程序中减少不必要的等待时间；多个测试项并行进行等。

· 量产策略：合理安排一些量产的策略可以节约测试时间。

六、CP测试与FT测试的关系

两者相辅相成：CP测试是“第一道防线”，FT测试是“最终把关”。

七、CP测试的发展趋势

1. 向KGD（Known Good Die）演进

· 在2.5D/3D封装、Chiplet架构中，裸芯片直接参与系统集成，要求CP测试达到“最终测试”级别的可靠性。

2. 测试前移（Test Early）

· 在制造过程中插入In-Line Test，实现早期缺陷检测。

3. 智能化测试

· 利用AI/ML分析测试数据，预测潜在失效，优化测试向量。

4. 探针卡技术创新

· 发展更精细、更耐用的探针技术，如纳米探针、弹性探针。

5. 与ATE深度融合

· 支持更高速、更高精度的测试需求，适应5G、AI、HPC芯片。

总结

CP测试作为芯片制造流程中的关键一环，不仅是质量控制的“守门员”，更是成本优化的“节流阀”。它通过在封装前对每一颗芯片进行电性与功能验证，有效剔除不良品，提升整体良率，降低封装浪费。随着半导体工艺不断向先进节点演进，芯片复杂度和集成度持续提升，CP测试面临着更高的精度、速度和可靠性要求。

未来，CP测试将不再仅仅是“通过/失败”的简单判断，而是向高精度参数测试、失效模式预测、数据驱动优化的方向发展。对于芯片设计公司、代工厂（Foundry）和封测厂（OSAT）而言，建立高效、可靠的CP测试体系，是确保产品竞争力和市场成功的关键保障。

掌握CP测试的原理、流程与挑战，不仅有助于提升产品质量，更能为芯片设计、工艺优化和成本控制提供有力支持。在“后摩尔时代”，CP测试将继续在半导体产业链中扮演不可替代的重要角色。

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