DFT(Design For Test)核心名词解释
时间:2025-08-28 21:55来源: dpzc DFT-DS 作者:ictest8_edit 点击:
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1. DFT – Design for Testability
可测性设计
在芯片设计阶段，通过添加特定的硬件结构或逻辑，提升芯片内部节点的可控性（Controllability）和可观测性（Observability），以便在制造后能高效、全面地进行功能与缺陷检测。
目的：提高测试覆盖率、降低测试成本、保障产品良率。
2. Controllability（可控性）
指能够通过外部引脚将电路中某一节点驱动到期望逻辑值（0 或 1）的能力。DFT 技术（如扫描链）增强了对内部信号的控制能力。
3. Observability（可观测性）
指能够通过外部输出观察到电路内部某节点状态的能力。例如，通过扫描链将内部触发器的状态“移出”进行观测。
4. Scan Design / Scan Chain（扫描设计 / 扫描链）
将普通触发器替换为扫描触发器（Scan Flip-Flop），在测试模式下串联成一条或多条“链”，形成数据通路。测试时可串行加载测试向量（Serial In），运行一个时钟周期后，再串行读出响应（Serial Out）。
是数字DFT最基础、最核心的技术。
5. Scan Flip-Flop（扫描触发器）
支持两种模式的触发器：
· 正常模式：作为普通寄存器使用；
· 测试模式：作为扫描链的一部分，接收来自前一级的扫描输入（SI）。
通常为多路复用器结构（MUX-DFF）。
6. ATPG – Automatic Test Pattern Generation
自动测试向量生成
利用EDA工具（如Synopsys TetraMAX、Mentor TestKompress）基于扫描链结构，自动生成用于检测特定故障模型（如Stuck-at Fault）的测试向量集合。
输出为STIL、WGL等格式，供ATE设备使用。
7. Stuck-at Fault（SAF）
固定故障模型
假设某节点永久卡在逻辑0（Stuck-at-0）或逻辑1（Stuck-at-1），是最基本、最常用的故障模型，用于模拟制造缺陷（如开路、短路）。
8. Transition Fault（TF）
跳变故障 / 延迟故障
模拟信号从0→1或1→0翻转失败的情况，常用于检测路径延迟或驱动能力不足等动态缺陷。
分为：
· Slow-to-Rise（0→1 失败）
· Slow-to-Fall（1→0 失败）
9. Path Delay Fault（PDF）
路径延迟故障
测试关键路径是否满足时序要求，通常通过两时钟周期的测试向量进行检测（Launch-off-Capture 或 Launch-off-Shift）。
10. BIST – Built-In Self Test
内建自测试
将测试逻辑（包括向量生成、执行、比较）集成在芯片内部，无需依赖外部ATE即可完成测试。
常见类型：
· MBIST：Memory BIST，用于SRAM、ROM等存储器测试；
· LBIST：Logic BIST，用于组合/时序逻辑测试；
11. MBIST – Memory BIST
存储器内建自测试
针对嵌入式存储器（如SRAM、DRAM、Register File）的专用BIST技术。
包含：
· 地址生成器
· 测试算法控制器（如March C、March LR）
· 数据比较器
可检测SAF、Transition Fault、Coupling Fault、Retention Fault等。
12. March Test Algorithm
March 算法
用于MBIST的存储器测试算法，通过按地址顺序读写特定数据模式来检测多种故障。
常见算法：
· March C
· March LR
· March SS
例如：March C 可覆盖 >95% 的存储器故障。
13. LBIST – Logic BIST
逻辑内建自测试
用于测试芯片中的组合与时序逻辑电路。通常使用伪随机向量生成器（如LFSR）和特征压缩器（如MISR）来实现。
优点：减少ATE依赖；缺点：故障覆盖率通常低于ATPG。
14. LFSR – Linear Feedback Shift Register
线性反馈移位寄存器
LBIST中用于生成伪随机测试向量的核心电路，结构简单、易于实现。
15. MISR – Multiple Input Signature Register
多输入特征寄存器
用于压缩LBIST的输出响应，生成一个“特征码”（Signature），与预期值比对以判断是否通过测试。
16. JTAG – IEEE 1149.1 / Boundary Scan
边界扫描测试
一种标准化的测试接口，通过TAP（Test Access Port）控制器实现对芯片引脚互联、板级连接的测试。
常用于PCB板级测试和调试。
17. TAP – Test Access Port
测试访问端口
JTAG的物理接口，包含：
· TCK（时钟）
· TMS（模式选择）
· TDI（数据输入）
· TDO（数据输出）
· TRST（复位，可选）
18. IEEE 1500
嵌入式核心测试标准
扩展自JTAG，专门用于测试SoC中嵌入的IP核（如CPU、DSP、Memory），提供统一的测试封装与访问机制。
19. Compression（测试压缩）
为减少测试数据量和测试时间，在扫描链中引入编码器/解码器结构。
例如：
· Muxed-Scan：多对一压缩
· EDT（Embedded Deterministic Test）：Synopsys 技术，可压缩90%以上测试数据
20. Test Coverage（测试覆盖率）
衡量测试向量能检测到的故障比例，通常以百分比表示。
常见类型：
· Fault Coverage：故障模型覆盖率（如SAF覆盖率）
· Structural Coverage：代码/逻辑覆盖率（用于DFT验证）
目标：通常要求 >98% 的Stuck-at覆盖率。
21. Escape Rate（逃逸率）
未能被测试捕获而流入市场的缺陷芯片比例。DFT的目标是将逃逸率降到最低（如PPM级）。
22. DFT Insertion（DFT插入）
在门级网表中插入扫描链、BIST模块、测试压缩逻辑等DFT结构的过程，通常由EDA工具自动完成。
23. Hold Time Fixing in Scan Mode
在扫描模式下，由于扫描链时钟路径与功能路径不同，可能引发保持时间违例。需通过插入延迟缓冲器或调整时钟树来修复。
24. Scan Stitching（扫描链连接）
将所有扫描触发器按一定规则连接成一条或多条扫描链的过程。需考虑：
· 链长均衡
· 时钟域隔离
· 异步信号处理
25. Clock Gating Check in Scan Mode
在扫描模式下，需确保时钟门控单元（Clock Gating Cell）不会阻断扫描时钟，通常需添加旁路逻辑（Scan Enable 控制）。
26. Asynchronous Signal Handling
异步信号（如复位）在扫描模式下需被屏蔽或保持稳定（可控），避免干扰测试过程。
27. DFT Sign-off（DFT签核）
在流片前完成的所有DFT验证与检查项，包括：
· 扫描链连接正确性
· 测试覆盖率达标
· 时序收敛（Scan Shift & Capture）
· ATPG 成功率
· MBIST 功能验证
28. ATE – Automatic Test Equipment
自动测试设备
用于在晶圆（Wafer）或封装后对芯片执行DFT测试的硬件平台，如Advantest、Teradyne等厂商设备。
加载ATPG生成的测试向量，采集响应并判断Pass/Fail。
29. Yield（良率）
通过测试的芯片数量与总生产数量的比率。DFT通过早期缺陷筛选，直接提升最终良率。
30. Repair / Redundancy（修复 / 冗余设计）
针对存储器，设计冗余行/列，当某行出现故障时，通过激光熔断或eFuse启用备用行，提升良率。常与MBIST联动。
31. DFT for Safety-Critical Applications
在汽车电子（ISO 26262）、医疗等领域，DFT是实现功能安全（Functional Safety）的关键手段，需满足ASIL-B/ASIL-D等级要求，支持周期性自检与故障诊断。
✅ 总结：DFT的核心价值
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目标 |
实现方式 |
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提高测试覆盖率 |
扫描链 + ATPG + BIST |
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降低测试成本 |
测试压缩 + LBIST/MBIST |
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缩短测试时间 |
并行测试 + 高速接口 |
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提升产品可靠性 |
故障检测 + 良率筛选 |
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满足行业标准 |
JTAG、ISO 26262、AEC-Q100 |
DFT不是“附加功能”，而是现代芯片设计的“质量守门员”。
从设计到制造，DFT贯穿始终，确保每一颗芯片都“可测、可信、可用”。
适用人群：IC设计工程师、DFT工程师、验证工程师、测试工程师、半导体学生
推荐工具：Synopsys TetraMAX, DFTMAX; Mentor Tessent; Cadence Modus
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