 在芯片模拟与数模混合工艺设计中，MIM金属绝缘电容是高频电路、稳压电路、高精度采样电路里最常用的无源器件。熟悉版图设计的工程师都清楚，常规工艺里的MIM电容，几乎全部排布在顶层厚金属之间，几乎不会放置在M1、M2这两层底层金属中间。这一设计选择并非行业惯例式的一刀切，而是结合芯片制造工艺、电学性能、版图资源利用率和长期可靠性的综合最优方案。 从芯片晶圆制造的工艺角度来看，M1、M2层间本身就不具备制作标准MIM电容的条件。真正的MIM电容，核心是依靠上下金属极板之间的专用高介电常数介质薄膜实现储能，这类介质材料包含氮化硅、氧化铝、氧化铪等，和普通金属层间的氧化隔离层有着本质区别。想要形成合格的MIM结构，必须在两层金属之间额外增加薄膜淀积、光刻、刻蚀等全套专属工艺步骤。 底层的M1、M2金属层本身工艺属性特殊，并不适配这套专属工序。这两层金属厚度极薄，一般仅在0.05至0.15微米区间，机械强度较差，无法承受高k介质薄膜沉积过程中产生的应力，后续电容图形刻蚀工序也极易造成金属断线、板面孔洞、电阻异常升高等工艺缺陷。如果强行在M1、M2之间增设MIM介质制程，整片晶圆的工艺复杂度会大幅增加，底层密集的金属布线会让良率急剧下滑，生产成本也会失控，完全不符合量产工艺的经济性要求。 抛开工艺制造层面，将MIM电容放在M1、M2层间，会带来一系列无法规避的电学性能缺陷，严重影响电路工作精度。首先是电容密度极低，M1、M2之间仅为普通二氧化硅氧化层，介电常数仅有3.9左右，远低于专用高k介质。同等版图面积下，此处制作的平行板电容容值，仅为标准顶层MIM电容的三分之一甚至五分之一，会极大浪费芯片核心面积，这在高密度芯片设计中是绝对无法接受的。 其次是寄生参数带来的性能恶化。M1、M2属于底层布线金属，紧贴晶体管、栅极、有源器件等核心结构。若在此处制作电容，下极板会和硅基底、周边器件产生极大的对地寄生电容。电路工作时，数字模块的开关噪声、晶体管的沟道噪声都会通过寄生路径耦合至电容内部，直接拉低模拟电路的信噪比，让LDO、PLL、DAC等高精度电路的工作稳定性大幅下降。 同时，底层薄金属的方块电阻本身偏大，用作电容极板会引入很高的等效串联电阻。在高频工作场景下，过高的串联电阻会降低电容自谐振频率，彻底削弱电容的滤波、稳压、储能作用，无法满足高频模拟电路的设计需求。而顶层厚金属电阻极低，等效串联损耗几乎可以忽略，电学性能优势十分明显。另外，M1、M2层间氧化层厚度较薄，击穿电压低、漏电量大，不仅耐压能力不足，长期工作的漏电损耗也会影响电路功耗与可靠性。 版图布线资源的约束，也是放弃M1、M2层间MIM电容的关键原因。M1和M2是芯片最核心的互联金属层，承担着所有晶体管源漏、栅极、片上电阻、接触孔的连接任务，布线资源本身就极度紧张、寸土寸金。而MIM电容需要大面积完整、无断裂的金属极板，一旦占用大片M1、M2区域，会直接挤占器件互联通道，导致整体布线难度激增，甚至出现关键线路无法连通的情况，极大提升版图设计难度与迭代成本。 器件长期工作的可靠性问题也不容忽视。底层金属厚度薄、电流承载上限低，电迁移风险远高于上层厚金属。MIM电容工作时会产生瞬时充放电大电流，若依托M1、M2极板工作，长期运行后极易出现金属电迁移、极板断裂失效的问题，大幅降低芯片使用寿命。而上层厚金属电流承载能力强，抗应力、抗老化性能更优，完全适配MIM电容的长期工作需求。 综合来看，M1、M2层间不设置MIM电容，是工艺可行性、电学性能、版图资源、量产成本与长期可靠性多重维度权衡后的必然结果。底层金属的结构缺陷、寄生干扰、资源紧缺等固有问题，决定了其无法满足高性能MIM电容的制作需求，而上层厚金属层的结构与工艺特性，才是适配MIM电容集成的最优方案。 |
