 一颗成功的IC芯片，应该能够适应外界变化的温度、电压、承受制造工艺的偏差，这就需要在设计实现过程中考虑温度、电压的变化和工艺偏差。使得设计的IC芯片能够正常工作。芯片制造是一个物理过程，存在着工艺偏差（包括掺杂浓度、扩散深度、刻蚀程度等），导致不同批次之间，同一批次不同晶圆之间，同一晶圆不同芯片之间情况都是不相同的。 在一片wafer上，不可能每点的载流子平均漂移速度都是一样的，随着电压、温度不同，它们的特性也会不同，把他们分类就有了PVT（Process，Voltage，Temperature）。  芯片中会存在PVT模块用于检测芯片的Process/Voltage/Temperature。 process是指芯片中的cell比如buf从低/高电平到高/低电平所需的时间，一般指的是cell的延时。为什么会有延时呢？因为cell可以近似理解为一个电容，高低电平的变化相当于电容充放电的过程。一般电流越大，充电越快，那么需要的延时就会越短。（扩展一下，一般如何提高电流呢，一般会选择升压，这就是为什么对于高频电路，我们会选择升压的原因。） 那么对于这个延时我们在电路中怎么检测呢？ 在芯片中，我们采用环形振荡器(Ring OSCillatior)来检测延时。 环形振荡器的结构必须是有一串奇数个串联连接的反相器(Invertor)构成一个闭环回路(也就是最后一个输出恰好是最初的输入)，如下图。如果初始触发时候给为“1”，那最后输出就是“0”，然后输入自然也就是“0”，然后输出又变成“1”，如此实现“0”和“1”的固定频率交替振荡输出。(不过通常我们在振荡器的输出端都会由于逐阶振荡导致输出信号减弱，所以我们需要在输出端增加两个反相器串联的单元电路，叫做缓冲器也叫做output driver。  如果每个反相器的反应时间是tp，那么该振荡器的周期是2ntp (n就是反相器的个数)。我们根据振荡器产生的时钟频率就可以得出当前的工艺延时。延时越大，频率越慢。 因为在晶圆的不同位置，process是不一样的，代表不同的工艺角。在对于功耗要求高的芯片，如果测得process延时小，在ff区域，此时可能不需要这么高的电压就可以满足，那么我们可以降压使其降低功耗。 在STA静态分析领域，一般常用Library PVT、RC corner和OCV来模拟这些不可控的随机因素，在每个工艺结点，通过大量的建模跟实测，foundary厂都会提供一张推荐的timing signoff（静态时序验证）表格，建议需要signoff的corner以及各个corner需要设置的OCV和margin。这些corner能保证大部分芯片可以承受温度、电压和工艺偏差，一个corner = library PVT + RC corner + OCV 。  PVT例子：  其中（ss0p81vm40c）是这个operating condition的名字，通常这个名字是有意义的，它会标出该lib对应的电压跟温度，如0p81对应于voltage：0.81，m40c对应于temperature：-40°。 P P-process ：IC制造工艺本身的不完美，使得制造偏差不可避免，在library中会用一个百分比来表示工艺偏差，如process：1表示没偏差，在沉积或参杂过程中，杂质浓度密度，氧化层厚度，扩散深度都可能发生偏差，从而导致管子的电阻跟阈值电压发生偏差；光刻过程中由于分辨率的偏差会导致管子的宽长比偏差，而这些偏差，都会导致管子性能的差异。 不同的晶片和不同的批次之间，因为掺杂、刻蚀、温度等外界因素导致MOSFET参数的变化范围比较大。为减轻设计困难度，需要将器件性能限制在某个范围内，并报废超出这个范围的芯片，来严格控制预期的参数变化。工艺角即为这个性能范围。 Process分为5个不同的corner（第一个字母代表NMOS，第二个字母代表PMOS）： TT：nmos -Typical corner & pmos -Typical corner FF：nmos -Fast corner & pmos -Fast corner SS：nmos -slow corner & pmos -slowl corner FS：nmos -Fast corner & pmos -slow corner SF：nmos -slowl corner & pmos -fast corner 注：Typical是指晶体管驱动电流（Ids）是一个平均值；Fast是指晶体管驱动电流是最大值；Slow是指晶体管驱动电流是最小值。  Process Corner都是针对不同浓度的N型和P型掺杂来说的。NMOS和PMOS在工艺上是独立做出来的，彼此之间不会影响。通过Process注入的掺杂浓度调整模拟器件速度快慢，同时根据偏差大小设定不同等级的FF和SS。正常情况下大部分是TT，而以上5种corner在+/-3sigma可以覆盖约99.73%的范围，这种随机性的发生符合正态分布。 根据偏差大小设定不同等级的 FF 和 SS，如 2FF 表示往快的方向偏2个Sigama，3SS 表示往慢点方向偏3个Sigama，1.5SS 表示往慢点方向偏1.5个Sigama。  V V-voltage：管子的延时取决于饱和电流，而饱和电流取决于供电电压，且不论多电压域芯片，就单电压芯片而言，电池的供电电压本身就在一个范围内变化，再加上片外或者片上voltage regulator的误差，再加上IR，一个芯片上的每个管子都可能工作在不同电压下，从而性能也有所差别。 电源电压与延迟的关系如下图所示：  T T-temperature：在日常操作中，IC芯片必须适应温度不恒定的环境，当芯片运行时，由于开关功耗，短路功耗和漏电功耗会使芯片内部的温度发生变化，温度波动对性能的影响通常被认为是线性的，但是在深亚微米温度对性能的影响是非线性的，对于一个管子，当温度升高，空穴/电子的移动速度会变慢，使延时增加，而同时温度的升高也会使管子的阈值电压降低，较低的阈值电压意味着更高的电流，因此管子的延时减小，而通常温度升高对空穴/电子移动速度的影响会大于对阈值电压的影响，所以温度升高对管子的延时呈现增加趋势，但是并不是温度越低管子的延时就越小，晶体管有温度反转效应，当温度低到某一个值以后，随着温度的减低，管子的延时会增加，至于温度反转点跟具体的工艺相关。 晶体管密度在整个芯片上是不均匀的。芯片的一些区域有更高的密度和更高的翻转，因此这部分会导致更高的功耗，而芯片的有些区域有较低的密度和较低的翻转，该区域具有较低的功耗。因此芯片某些区域的结温可能更高或更低，这取决于晶体管在该区域的密度。由于整个芯片的温度变化，它会在所有的晶体管中引入不同的延迟。这里讨论的温度变化是关于结的，而不是环境温度。芯片内部接点的温度变化范围可能很大，所以需要考虑温度变化。cell的延迟随着温度的升高而增加。但并非所有技术节点都是如此。对于深亚微米技术，这种行为是相反的。这种现象叫做逆温。 温度反转:延迟取决于输出电容和ID电流(与Cout成正比，与ID成反比)。当温度升高时，延迟也会增加(由于载流子浓度和迁移率的变化)。但当温度降低时，亚微米技术的延迟变化表现出不同的特征。对于小于65nm的技术节点，延迟随着温度的降低而增加，在-40℃时达到最大。这种现象被称为“逆温”。  CMOS器件的漏电流取决于迁移率和阈值电压。二者对漏电流的作用是相反的：迁移率降低，漏电流减小；阈值电压降低，漏电流增大。但二者都随温度上升而降低，所以，温度对漏电流的影响存在两种相反的作用，而哪种作用影响更大是取决于供电电压的。在高电压下，迁移率决定漏电流，但在低电压下，阈值电压决定漏电流。漏电流越大，延时越小。 所以，在高电压下，温度越高，延迟越大；但在低电压下，温度越高，延迟越小，这种现场称为温度反转效应或逆温度依赖效应（inverted temperature dependence, ITD）。高电压和低电压的分界点称为交叉点电压，或零温度系数电压，或反转电压。 为什么会产生ITD呢？ 先看看漏电流公式：   随着工艺节点不断先进，沟道栅长不断缩小，但如果供电电压不变，功耗将维持不变，如果供电电压做同等程度的缩小，那么功耗也将进行缩小，目前而言，先进工艺采用恒场强缩放，即供电电压和沟道长度均进行缩小。 90nm及以上的供电电压在交叉点电压之上，温度升高，延时增大，最坏的延时发生在温度最高时，一般需要检查125℃的情况；65nm及以下的工艺节点，其供电电压已经缩小到交叉点电压之下，温度升高，延时减小，最坏的延时发生在温度最低时，除了需要检查125℃的情况，还需要检查-40℃的情况。 PVT组合不同的PVT条件组成了不同的corner，另外在数字电路设计中还要考虑RC corner的影响，排列组合后就可能有超过十种的corner要分析。   依据仿真需求，使用不同的PVT组合，具体如下。 STA分析 WCS(Worst Case Slow):slow process,high temperature,lowest voltage TYP(Typical):typical process,nominal temperature,nominal voltage BCF(Best Case Fast):fast process,lowest temperature,high voltage WCL(Worst Case @cold):slow process,lowest temperature,lowest voltage 功耗分析 ML(Maximal Leakage):fast process,high temperature,high voltage TL(Typical Leakage):typical process,high temperature,nominal voltage 组合条件：Scenarios Scenarios=Interconnect + operation mode + PVT 1.内连线情况：Interconnect corner 即制造对互连线的影响；R_typical C_typical；R_maxl C_max；R_min C_min；R_max C_min； 2.工作模式：function mode ，scan mode, sleep mode, standby mode, active mode 对多种Scenarios的综合分析，称之为MMMC(Multi-Mode Multi-Corner)分析。 由于偏差的存在，不同晶圆之间，同一晶圆不同芯片之间，同一芯片不同区域之间情况都是不相同的。造成不同的因素有很多种，这些因素造成的不同主要体现： ①，IR Drop造成局部不同的供电的差异； ②，晶体管阈值电压的差异； ③，晶体管沟道长度的差异； ④，局部热点形成的温度系数的差异； ⑤，互连线不同引起的电阻电容的差异。 PVT对芯片性能的影响  ① PVT对Timing影响 Process Corner 工艺角越慢，延迟越大，setup time越小，hold time越大。 Temperature 温度越高，延迟越大，setup time越小，hold time越大。 Voltage 电压越高，延迟越小，setup time越大，hold time越小。 ② PVT对IO Driving Strength影响 Process Corner 工艺角越慢，IO Driving Strength越弱。 Temperature 温度越高，IO Driving Strength越弱。 Voltage 电压越高，IO Driving Strength越强。 ③ PVT对高速信号的影响 高速信号性能跟PVT相关，在不同的PVT下，信号完整性的特性又将如何变化呢？接下来我们就来分析一下。 不同的corner会影响晶体管的性能，进而影响整个芯片的性能，尤其是高速IO的信号完整性。高速IO的信号完整性主要涉及几个方面：时序、电压水平、噪声、阻抗匹配、功耗等。  先来说“P”，晶体管的速度在不同的corner下会变化，FF corner下，晶体管速度最快，驱动能力强，可能导致信号上升/下降时间变短，这可能引起过冲或下冲，增加信号反射的风险。而SS corner下，晶体管速度慢，驱动能力弱，可能导致信号边沿变缓，增加时序问题，比如建立时间和保持时间不够，影响数据正确捕获。 再来说“V”，不同corner通常伴随不同的电压条件，比如，在低压情况下（可能对应SS corner），驱动能力下降，信号的高电平可能不够，导致接收端误判。高压情况下（FF corner），驱动能力过强，可能导致信号过冲，增加EMI问题。 另外一个关键因素是阻抗匹配，我们常在高速设计中需要重点考虑，需要确保PCB和封装上的传输线需要与驱动器的输出阻抗匹配，以及接收端的输入阻抗匹配。其实阻抗也会随着Corner不同而变化，进而输出阻抗可能变化，导致匹配不佳，引起反射，进而影响信号完整性。例如，FF corner下输出阻抗可能更低，导致源端反射增加；SS corner下输出阻抗更高，可能导致终端反射问题。  此外，温度和电压变化还会影响功耗。FF corner下，功耗可能更高，导致温度上升，进一步影响晶体管性能，形成恶性循环。而高温可能降低载流子迁移率，使得SS corner下的性能更差，信号延迟更大。 对信号的影响，随着工作速率和频率的提升，电源噪声对信号的影响也越来越占重要比例，不同corner下电源噪声和地弹噪声的影响也不同。FF corner下，快速切换的电流可能导致更大的di/dt，从而产生更多的电源噪声，影响信号质量。而SS corner下，虽然切换较慢，但较长的上升时间可能让信号更容易受到串扰的影响。 在芯片研发的过程中，有一个关键的动作分析不同Corner的影响，那就是STA时序分析，在STA（静态时序分析）中，不同corner下的延迟差异必须被考虑进去。比如，在setup检查时可能需要用SS corner（最慢情况），而hold检查用FF corner（最快情况）。对于高速IO来说，时序余量可能在不同corner下变化显著，尤其是跨时钟域的情况。  此外还有信号完整性的其他因素，比如ISI（码间干扰），也会因为不同的PVT条件下，最终的影响程度受到改变。不同corner下的边沿速率变化会影响ISI，FF corner可能因为边沿过快导致更多的ISI，而SS corner边沿过慢也可能导致符号间重叠。  所以我们在分析时，需要使用仿真工具在不同corner下进行仿真，比如SPICE仿真，观察眼图、时序抖动、过冲等参数的变化。同时，PVT（工艺、电压、温度）变化的综合影响也需要考虑，比如高温低压可能对某些corner的组合产生更严重的影响。进而根据仿真结果来指导SIPI的设计，确保电源和信号的健壮性、稳定性。 另外，对于片外的channel设计而言，会受到VT环境的不同发生变化，进而对电源、信号质量产生影响，主要是封装和PCB的设计。比如，不同corner下芯片的发热不同，可能影响封装的热特性，进而影响信号传输。PCB的走线阻抗是否在不同温度下保持稳定，也会影响信号完整性。  针对这些不同PVT环境下的影响，在设计上的应对措施有很多，比如使用自适应均衡、阻抗校准电路，或者在不同corner下调整驱动强度，以补偿工艺变化带来的影响。此外，在设计阶段进行多corner多模式的分析和优化，确保在所有条件下信号完整性达标。 总结起来，不同corner对高速IO信号完整性的影响是多方面的，包括驱动能力、时序、阻抗匹配、噪声、功耗和温度等。在进行芯片设计时，作为电源和信号完整性设计工程师，需要综合考虑这些因素，并通过仿真和设计优化来确保各corner下的信号可靠性。下面是一些定性的经验总结和实例分析： 1. 工艺角（Corner）的影响 · 参数变化：工艺（P）、电压（V）、温度（T）的组合，影响晶体管阈值电压、迁移率、栅极延迟等。 2. 信号完整性关键指标与Corner的关联 a. 驱动能力与信号边沿速率 ·FF Corner：晶体管驱动能力最强，信号上升/下降时间（Slew Rate）过快，可能导致： 过冲（Overshoot）和下冲（Undershoot），增加反射和EMI风险。 更高的功耗和瞬时电流（di/dt），加剧电源噪声。 ·SS Corner：驱动能力弱，边沿速率过慢，可能导致： 时序违规（Setup/Hold时间不足），数据采样错误。 符号间干扰（ISI）因信号拖尾而恶化。 b. 阻抗匹配与反射 ·FF Corner：输出阻抗更低，若未动态调整，可能导致源端阻抗失配，引发正向反射。 ·SS Corner：输出阻抗更高，易与传输线阻抗（如50Ω）失配，导致终端反射。 ·应对策略：集成片上阻抗校准（ODT, On-Die Termination），根据PVT动态调整。 c. 电压容限与噪声裕量 ·FF Corner（可能伴随高电压）：高驱动能力提升噪声裕量，但过冲可能超出接收端绝对最大额定值（AMR）。 ·SS Corner（可能伴随低电压）：低驱动能力导致高电平（VIH）降低、低电平（VIL）升高，压缩噪声裕量，增加误码率（BER）。 d. 时序抖动（Jitter） ·FF Corner：快速切换引入更高的随机抖动（RJ），受电源噪声影响更敏感。 ·SS Corner：延迟增加导致确定性抖动（DJ）占主导，如占空比失真（DCD）。 e. 功耗与热效应 ·FF Corner：功耗峰值高，局部温升可能进一步加速器件老化（如NBTI效应），形成正反馈。 ·SS Corner：功耗较低，但高温可能加剧迁移率下降，延长信号延迟。 3. 设计优化策略 a. 自适应电路技术 ·均衡器（EQ）：FF Corner下启用去加重（De-emphasis），SS Corner下加重预编码（Pre-emphasis）。 ·动态电压调整（DVS）：根据Corner调节IO供电电压，平衡驱动能力与功耗。 b. 鲁棒性设计（robustness） ·多Corner综合：在布局布线阶段预留时序余量，覆盖SS/FF极端条件。 ·片上监控：集成PVT传感器，实时调整驱动强度和终端阻抗。 c. 系统级协同设计 ·封装与PCB：设计低偏差传输线，采用温度稳定的材料（如Low-Dk PCB），减少外部环境对阻抗的影响。 ·散热方案：针对FF Corner优化散热路径（如TSV、散热垫），避免热失控。 4. 实例举例 ·DDR5接口设计： FF Corner：需抑制过冲以避免接收端ESD器件击穿，同时控制SSO（Simultaneous Switching Output）噪声。 SS Corner：需确保CLK-DQ时序对齐，避免因延迟差异导致窗口闭合。 总结不同Corner对高速IO信号完整性的影响本质上是PVT波动导致的电路行为偏移。设计需在性能、功耗和鲁棒性之间权衡，通过多维度仿真与自适应技术实现Corner覆盖。 |
