对于RF类IC测试来说，其demo板loadboard的设计尤为重要，其原因在于如果设计的稍有不妥，将会导致部分参数无法测量出真实值而误导设计，有时甚至IC功能也无法测试，整块板无法使用而报废，所以在RF pcb的设计过程中一定要特别注意外围元器件的布局以及一些比较敏感的信号线的布线，以达到最佳的效果，然而，如何布局，如何布线呢，接下来将针对RF 极重要部分给予详细讲解，以供参考。

　　首先，在PCB设计之前，我们要知道那些部分比较关键，经过大量的理论和实践表明对于一个RF IC，其极重要几点为：时钟信号，传输线阻抗，电源波动，地线通路。这几点如果处理的比较好，那也就意味着成功一半了，接下来我们将逐步分析这几点。

　　对于时钟来说，一个稳定，干净的时钟信号极其重要，所以任何的抖动以及毛刺都不应该出现在时钟信号当中。那么什么是时钟抖动呢？先看下图有个直观的认识：

从上图我们可以给时钟抖动下个这样的定义：

时钟抖动率(Jitter)定义为“在时间上不同于理想位置的信号有效转换瞬间的变化范围”
抖动率是存在于信号周期、频率、相位、占空比或其它时序特性的不稳定性

抖动率测量定义 Cycle-to-cycle Jitter

周期差抖动率（cycle-to-cycle jitter）是两个相邻周期的时间偏差
它总是小于周期抖动（period jitter)
精确测量周期差抖动必须运用时间间隔分析(Timing Interval Analysis)
驱动同步逻辑电路时（例如微处理器的系统），周期差抖动率非常重要。因为在这些应用中，前端大的周期差抖动率会使后端锁相环无法跟踪此高频抖动，可能造成锁定失败

而长期抖动率如下图(Long-Term Jitter)定义为一个时钟沿相对于基准周期时钟沿经过一段时间的延时之后，与其理想位置的偏离。
此测量可以捕获锁相环低频周期变化（缓慢的，频率很低的）
长期抖动对图形、串行连接通讯系统、打印机和任何光栅扫描操作非常重要。

周期抖动率(Period Jitter)测量时钟输出传输偏离其理想位置的最大偏离。
Period Jitter代表周期差抖动的上下边界。
周期抖动是有限的周期差抖动率和长期抖动率的复合。

　　在知道了抖动及其定义之后，我们需要了解什么东西会造成时钟产生抖动，其实答案很普通，确又出人意料：那就是大家很熟悉的噪声，噪声可以直接或间接的导致时钟抖动！而噪声源有很多，细分如下：
电源
电路本身（锁相环静区、热噪声等…）
线路和底层接线的串扰
其它时钟信号源
阴极射线管（监视器、示波器）中的高压信号及放电
移动电话/ 蜂窝电话和无线电和蜂窝信号发射塔
50/60 Hz 电线，电弧电线绝缘器
接地系统噪声

其实我们可以利用下图来测量这些噪声：

锁相环和不带锁相环的调制VDD的示波器图形

　　在了解以上知识后，我们应该知道，时钟信号在布线时一定要远离这些噪声源，有时要用专门的屏蔽把时钟信号保护起来，以免被干扰而出现抖动和毛刺，时钟方面的问题先介绍至此，接下来介绍一下电源方面的一些注意事项，大家知道电源都需要滤波电路，都知道VCC,VDD要加一滤波电容，那么该怎么加，怎么布才更好呢，那就请君继续吧。

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derek整理 2010-08-11